摘要：
半导体行业正处于互连技术发展的关键时刻。随着对更高性能、更低功耗和更高集成度需求的加剧，传统的互连技术正接近其极限。混合键合已成为下一代半导体封装的关键赋能技术，为高性能计算（HPC）、高速存储和人工智能（AI）等先进应用提供了可扩展的解决方案。
引言
可堪后摩尔时代的破局者的创新技术中，混合键合（Hybrid Bonding）是其中之一。
当摩尔定律逼近物理极限，传统互连技术已无法满足高性能计算、人工智能和存储芯片对能效与集成度的需求。混合键合这项直接实现铜-铜与氧化物-氧化物键合的技术，正成为异构集成领域的核心引擎。根据机构Yole的统计及预测，2020年全球混合键合设备市场规模达到3.2亿美元，预计2027年D2W/W2W市场规模将分别攀升至2.3亿/5.1亿美元，年复合增长率（CAGR）达69%/16%，远超半导体行业整体增速，凸显该领域强劲增长潜力。
Yole Group《High-End Performance Packaging 2025》报告收录
既然混合键合在先进半导体领域的应用中担任如此重要的角色，本文将对混合键合的关键技术和应用进行进一步的探索和研讨。
什么是混合键合？
这里我们谈论的混合键合是一种先进的半导体封装技术，可实现芯片间铜-铜和氧化物-氧化物的直接连接，无需微凸块（Micro-bump）的辅助结构，从而实现电路的互联。这种方法显著提高了互连密度、电气性能和优异的热效率，使其成为下一代半导体器件制造的关键技术。
混合键合工艺从晶圆的表面处理开始，晶圆经过化学机械平坦化（CMP）以获得超平坦的表面。此步骤确保铜和氧化硅层都得到充分的暴露以进行键合。表面准备好后，晶圆被精确地面对面对准。键合可以在室温下进行，但通常会进行退火步骤以加强金属间的连接，从而形成坚固且高度可靠的互连。
混合键合目前主要分为D2W/W2W两种类型, 分别对于小尺寸/大尺寸芯片具有成本的优势；在芯片对晶圆（die-to-wafer）混合键合中，单个芯片被切割并清洁以去除污染物，然后被翻转并对准到目标晶圆上。等离子体活化通过改变表面特性来增强粘附力，确保键合牢固且无缺陷。晶圆对晶圆（wafer-to-wafer）键合遵循类似的流程，但省去了其中一个晶圆的切割和清洁步骤，降低了污染风险并提高了效率，晶圆对晶圆键合大规模应用在图像传感器CIS和3D NAND存储器的制造工艺中。
混合键合的原理示意图
综上描述，混合键合技术的关键是提供键合界面的平整度，清洁度和活化度，以保证最终键合界面质量的可靠度。目前混合键合在高性能计算、AI芯片和先进存储芯片等先进器件的架构中迅速获得批量应用，通过实现超高密度的互连，推动了半导体封装的创新并重新塑造芯片设计的根本逻辑。
混合键合的生态系统概述
目前集成电路制造商（IDM）和晶圆代工厂（Foundry）在开发混合键合解决方案方面处于领先地位，各个厂商会针对其所在的特定市场去构建专有知识产权（IP）和独有专利来区分和保护其工艺技术。如台积电（TSMC）的先进芯片集成平台（SoIC）应用混合键合技术可针对逻辑和存储芯片的异构集成实现9 µm间距的互连；英特尔（Intel）的 Foveros Direct技术专为先进的芯粒（chiplet）架构实现了铜-铜的直接键合；而三星（Samsung）则利用其在3D NAND和高带宽存储器（HBM）方面的专业技术积累，开发了适用于AI和高性能计算（HPC）芯片的混合键合系统性解决方案。随着对更强的计算解决方案需求的增长，这些厂商将持续开发扩展其混合键合的技术能力。
混合键合生态系统背后有着一个市场潜力巨大的设备和材料供应链，为混合键合提供了所需的精密制造体系。化学机械平坦化（CMP）确保晶圆表面的平坦度，等离子体技术增强键合界面的活化特性，高精度键合设备实现了晶圆亚微米级的对准和放置，退火系统提供了铜-铜键合后的扩散过程。应用材料（Applied Materials）、东京电子（Tokyo Electron）和 ASM Pacific等公司为全球混合键合市场的头部设备和系统供应商，其中最为关键的键合设备为其市场应用的主要增量设备。根据机构TrendForce的统计数据，ASMPT、Hanmi半导体、Besi、SEMES(韩国三星电子子公司)、K&S及Shibaura为键合设备的主流供应商。ASMPT在其2Q24业绩会上宣布已获得混合键合设备订单；Besi不断迭代其混合键合工艺，推出的8800 Ultra Accurate C2W混合键合机键合精度达到200nm，而下一代设备精度有望提升至100nm。此外，三星电子子公司SEMES也正在积极布局和开发键合用设备。
混合键合设备供应链生态
尽管混合键合的工艺流程多数在晶圆厂完成，但封装厂对于混合键合流程后芯片的最终封装和测试也仍然至关重要。键合完成后，堆叠后的晶圆仍需要减薄、塑封和后续的测试，最终才能集成到终端产品中。全球头部封装厂ASE、Amkor和长电科技（JCET）等公司也在积极调整其工艺流程以支持基于混合键合的芯片设计需求，确保与Chiplet架构、HBM芯片和其他先进逻辑器件的兼容性。
混合键合在多个产品领域的应用需求不断增长，包括消费电子、高性能计算和AI训练等场景。智能手机中的堆叠式CMOS图像传感芯片受益于混合键合带来的高精细间距的互连，从而提高了像素密度和信号传输性能。HBM芯片作为AI加速器、GPU显卡和数据中心处理器的关键组成部分，依赖混合键合实现了储存单元的高密度集成。尖端芯片的设计方面如逻辑芯片CPU/GPU之间也在探索用混合键合技术进行直接堆叠，以降低互连延迟并提高链路能效。
随着传统半导体的微缩接近其物理极限，混合键合正成为下一代芯片架构的关键赋能技术。通过推动从二维平面的集成向3D集成和先进封装的过渡，该技术在重塑半导体设计和制造方面发挥着至关重要的作用。
混合键合的关键制程控制
混合键合需要对特定的关键步骤进行精确控制，以确保芯片之间可靠的物理和电气连接。其中三个最关键的能力控制是平坦度、清洁度和键合对准度。其他技术的应用，如硅通孔（TSV）、先进测试和量检测，也在混合键合在大规模制造中发挥着重要的作用。
超平坦的表面 (CMP)：混合键合通过化学机械平坦化（CMP）来得到完美平坦的表面。晶圆之间的键合力只有在表面紧密接触时才有效，任何不平整都可能导致键合缺陷和电气故障。CMP技术确保铜和氧化层的共面性，从而实现无缝键合。
污染控制的清洁度：混合键合对颗粒极其敏感，即使是微小的碎屑也可能导致键合缺陷。先进的清洁技术在键合前去除污染物，等离子体活化用于提高键合强度并减少表面杂质。
高精度对准：每个需键合的焊盘必须完美对准才能使电气连接正常工作。未对准的键合可能导致电气失效，尤其是在互连间距缩小到3µm或更小时。键合设备中的红外（IR）成像通过穿透硅片来帮助芯片的对准，而高精度的放置装置确保了每个芯片在键合时的准确位置。比如一片300mm的晶圆可能有数万个键合焊盘，这意味着即使微小的对准误差都可能导致键合缺陷。
全球技术先进的半导体厂商都正在不断提高混合键合的良率、对准精度和工艺效率，以使混合键合具有更灵活的扩展性，使得其应用领域不断拓展，从智能手机的图像传感器到AI的处理器而无所不在。
混合键合应用路线图
互连间距长期以来一直是评估混合键合能力的主要指标。目前相对成熟的晶圆对晶圆工艺 (W2W) 已经可以实现1 µm间距的互连，并有可能在今年年末达到0.5 µm。对于芯片对晶圆工艺(D2W)，目前大规模生产中最精细的间距是9 µm，但厂商的目标是在 2027年达到3 µm，并在不久的将来，行业的目标是在芯片对晶圆键合中实现1 µm间距互联。
除了互联间距，应用市场对混合键合堆叠的高度也越来越关注。比如高带宽存储器（HBM）就是一个最近比较流行的案例，存储器制造商包括韩国三星，海力士和美光的目标是在基础逻辑芯片上堆叠 16层或更多层的DRAM芯片。整个行业都在致力于改进混合键合的其他工艺技术，例如降低退火温度、实现自对准键合以及开发防止探针测试导致的焊盘损伤的技术。
图：混合键合的发展路线
混合键合也为3D 集成的未来提供了一个非常有前景的解决方案，优化了半导体先进封装面临的许多挑战。随着芯片设计成本的增加和光罩尺寸的限制，先进的系统级芯片（SoC）设计正朝着结构化的转变。这种技术涉及将原本SoC芯片内的功能块拆分成独立的“芯粒（chiplets）”，然后通过如互连以构成一个新的形式的SoC集成模块。然而，这种技术应用通常伴随着性能缺陷，例如带宽降低、延迟增加、用于额外物理层（PHY）的空间浪费以及更高的功耗。
为了克服这些问题，设计人员正在寻求使用混合键合等先进封装技术，它提供的芯粒间的集成性能比传统互连更接近SoC片上的性能。虽然当前的2.5D 解决方案（如桥接芯片和硅中介层）使用间距为 25 µm的铜柱微凸块（µ-bumps），但这些仍然依赖横向布线，要求芯粒需彼此相邻放置，这也限制了紧凑、高性能设计的需求。相比之下，混合键合技术已在大规模生产中达到9 µm的间距，并预计随着行业发展将缩小到1 µm的间距。更重要的是，混合键合通过允许芯粒通过垂直堆叠来实现真正的3D集成，解决了浪费空间的横向布线缺陷。这使得混合键合成为更高效、提供更高性能的关键解决方案。
3D 集成的挑战
尽管混合键合为3D集成提供了一个新的垂直维度，但它也带来了一系列的自身挑战。其中最主要问题是良率。在堆叠配置中，如果任何一颗芯片失效，整个堆叠结构都会受到影响。这个问题通过使用已知合格芯片（KGD）的方案来解决，这也是为什么芯片对晶圆 (D2W)键合在 3D集成中更受青睐的原因。然而，处理单个芯片也带来了额外的问题，例如切割碎屑造成的污染等。为了缓解这个问题，必须采用了激光切割和等离子切割等先进技术来确保更清洁的键合界面。
堆叠键合中的热管理也构成了重大的挑战。其中逻辑芯片更容易产生热量，在堆叠结构中，这些热量必须有效的散发。堆叠的层数越多，热管理就越发困难。由此产生的热失效可能会限制3D 集成的优势。为了解决这些问题，开发先进的3D热分析工具来评估散热问题成为必须的选项。
混合键合在HBM芯片中的应用
高带宽存储器（HBM）正处于存储器技术的前沿，为 AI、图形和高性能计算等应用提供了所需的高速数据传输性能。然而，为了满足不断增长的内存需求，给HBM的垂直扩展带来了重大挑战，特别是在垂直维度和整体封装外形尺寸方面的限制。根据 JEDEC 标准，HBM 结构的高度必须保持在 HBM3 的 720 µm 以内，HBM3E 及以后则为 775 µm。随着HBM堆叠的DRAM芯片数量从8或12层增加到16、20 甚至24层，如何将增加的堆叠高度装入设定的封装外形尺寸内成为新的挑战。
为了满足这一要求，HBM中每层DRAM芯片的厚度和它们之间的堆叠间隙都必须减小。使用传统的热压键合（thermo-compression bonding）方法，HBM 模块的持续微缩将变得越来越困难。混合键合技术提供了一个有前景的解决方案。通过直接将硅通孔（TSV）键合到铜焊盘上，消除了对焊料凸块和填隙聚合物的需求，创建了无间隙互连。这种无间隙结构提高了 HBM 堆叠密度并增加了带宽，为未来 HBM的尺寸微缩提供了明显的优势。
随着HBM芯片制造商持续评估和实施混合键合技术，这将有望推动高性能存储器技术的下一波创新，实现更紧凑、更高密度和更高带宽的HBM模块。
渗透率与未来趋势
混合键合技术在多个半导体领域的应用正在加速。目前，图像传感器的市场渗透率接近100%，混合键合已成为高性能图像传感应用的标准。在高带宽存储器（HBM）市场，随着HBM3在2025年底向 HBM4过渡，混合键合采用率预计将发生显著转变。到2029年，预计混合键合将用于几乎所有的HBM器件制造。NAND 市场正处于混合键合采用的早期阶段，长江储存(YMTC)通过其Xtacking技术已成为全球领先的混合键合NAND产品供应商，其他主要参与者如铠侠和西部数据将在2025年增加混合键合的使用，三星、美光和 SK 海力士预计将在 2026 年进入该市场，到2029年，混合键合预计将占据NAND 三分之二的市场应用。
混合键合有望成为半导体行业下一阶段增长的基础技术。随着从图像传感器到高带宽存储器到AI等各种应用对更高互连密度、更低功耗和更紧凑外形尺寸的需求加剧，混合键合技术为这些挑战提供了可行的解决方案。凭借其超越传统凸块技术限制的优异互连扩展能力，混合键合将在下一代半导体器件的中发挥着关键的作用。