今年9月，合见工软发布了下一代EDA创新矩阵，包括国产首个AgenticEDA智能体战略体系、国内首款三维芯片物理设计工具UniVista 3DIC Designer，以及国产先进工艺节点收敛工具UniVistaNodeClosure。作为国内极少数全面覆盖芯片级EDA、系统级EDA和高性能IP的企业，合见工软副总裁吴晓忠接受了本期《半导体制造》专访，围绕EDA行业变革、RISC-V产业化进程以及国产EDA的生态角色分享了深度观察。

对于产业界关注的“RISC-V是否已经到了规模化商用的临界点”问题，吴晓忠表示：“我更愿意将2026年理解为RISC-V由‘标准形成’进入‘平台与产品落地’的重要阶段，而不是所有市场同步爆发的单一分水岭。”

Agentic AI时代，EDA范式如何转变？

2026年，RISC-V正经历从“ 边缘渗透” 到“ 高性能突围”的关键转折。RVA23配置文件为Android与Linux提供了稳定的架构基线，RISC-V正式进入商业化快车道。与此同时，正经历一场深刻的范式迁移。

在吴晓忠看来，作为芯片设计的“源头活水”，EDA行业正在发生三大范式迁移。

首先，AI for EDA从单点辅助升级为原生Agentic EDA智能体。传统AI-EDA大多是外挂式插件，只解决局部问题；而Agentic EDA将智能体深度嵌入原生工具链，实现任务拆解、工具调度、结果反馈的工程自动化。合见工软此次发布的智能体战略体系覆盖数字验证全流程、DFT和PCB系统级工具，核心理念是“不替代工程师，而是人机协同”——智能体承接工程师定义的目标、权限与验收标准，输出完整可回溯证据链，由工程师做最终决策，规避大模型幻觉对流片带来的致命风险。

第二，性能提升路径从单芯片制程缩放转向单元级3DIC逻辑折叠。 随着摩尔定律逼近物理极限，以逻辑折叠、混合键合为代表的3D堆叠成为算力芯片的重要破局路线。但当前主流3D EDA方案多为2.5D工具扩展而来，无法支撑单元级原生三维协同。合见工软UniVista 3DIC Designer基于底层自研真三维布局算法，支持跨裸片布局、布线、时序、热、功耗多维度全局优化，填补了国内商用级单元级3DIC物理设计工具的空白。

第三，工具链深度适配本土先进制造，打通设计-制造断层。国内晶圆厂先进工艺快速发展，产生大量定制化DRC规则和专属约束，海外传统后端工具常出现规则适配滞后。合见工软UniVistaNodeClosure面向AI/HPC/RISC-V上亿门规模芯片，通过时序与DRC协同修复，避免全流程返工带来的千万级重流片成本，成为大芯片流片的核心抓手。

吴晓忠认为，“AI正在重塑设计验证范式，但并非颠覆底层工程逻辑”。AI更适合承担需求分解、验证资产生成和流程编排，帮助工程师减少重复劳动；但架构定义、约束设置和最终签核仍必须由专业工程师把控。“未来五年EDA不会被AI 彻底取代，”他强调，“行业将走向‘AI智能体与EDA引擎’的人机协同模式——AI 探索方案，EDA严谨落地，工程师决策把关。”

他指出，RVA23于2024年10月正式获批，其核心价值在于为操作系统、编译器与应用开发者提供稳定的指令集基线，减少软件适配成本。但他特别澄清，“RVA23解决的只是软件可见指令集基线的一致性问题，并不等于整个RISC-V生态的碎片化问题已经消失”——它不约束处理器微架构、不覆盖固件、启动流程、中断架构等系统级规范，也不禁止自定义扩展。

“RISC-V生态不能用一个统一阶段来概括，”吴晓忠表示，“嵌入式、控制和部分端侧场景已经形成较多产品化实践；桌面、服务器和高性能计算则仍处在标准、芯片、系统软件共同磨合的过程中。”

在验证挑战方面，吴晓忠认为RISC-V并非天然比Arm/x86更复杂，但指令集高度模块化和允许自定义扩展“扩大了需要验证和维护的配置组合”。EDA工具需要支持可配置参考模型、符合性测试和差分验证，并把数字仿真、硬件仿真、FPGA原型和虚拟原型按目标灵活组合，“挑战并非创造一套全新方法学，而是显著增加配置管理和软硬件协同的工作量”。

具体到实践，吴晓忠介绍，合见工软与达摩院玄铁、开芯院的合作提供了两个标杆案例。针对玄铁C930，合见工软发布了两套独立方案：一是QEMU+UVHS-2混合仿真方案，将关键CPU核部署在QEMU中保证启动速度，待验证模块置于UVHS-2硬件仿真器，通过Mirror Memory制实时同步，使“ 流片前即可完成OS移植与驱动调试”；二是基于PD-AS的Fast原型方案，将玄铁RV核心稳定运行在80MHz，成功承载完整Linux桌面系统和PCIe高速外设验证。吴晓忠特别澄清：“80MHz是原型平台运行频率，不等同于芯片硅后工作频率，它的工程价值在于大幅缩短软件迭代和系统验证时间。”

在支持开芯院“昆明湖”16核RISC-V处理器验证中，合见工软通过5台UVHS级联、20片FPGA阵列实现完整系统部署，实测运行频率达10.2MHz。

吴晓忠总结了该项目的核心难点——规模大、性能要求高、调试困难——而合见工软的工程能力体现在自动分割与时序优化、渐进式Bring-up流程、跨片连接处理以及深度调试能力上，“重点是把一次成功上板沉淀为可持续迭代的工程流程”。

吴晓忠的回答很明确：“不能只局限于‘工具提供者’，更要承担‘生态共建者’的双重角色。”他对比了Arm时代与RISC-V时代的差异：Arm时代是“架构定标在前、工具适配在后”，EDA基于固化内核基线做调优；而今天国产EDA与RISC-V是“ 架构、IP、工具三方并行成长的共生模式”——EDA不再是被动适配成熟IP，而是深度参与架构迭代，与IP厂商、开源机构共同解决碎片化、多核异构等共性难题。

基于这一判断，合见工软坚持“技术联合攻关、方案联合输出”的生态策略。一方面深度参与高性能RISC-V真实研发项目，在香山昆明湖、玄铁C900系列中投入仿真、硬件仿真和混合仿真能力，把产业痛点转化为工具能力；另一方面与合作伙伴联合发布标准化验证方案，沉淀可复用的设计验证方法学。“RISC-V生态最大风险来自开放带来的碎片化，”吴晓忠强调，“所以我们在生态建设上坚持‘开放创新与规范约束并重’，推动验证基线形成产业共识，用工具能力约束无序定制。”

展望未来三年，吴晓忠认为RISC-V的竞争将“从‘处理器能否实现’走向‘系统产品竞争力’”。

合见工软将重点推进四个方向：一是持续提升硬件验证平台的运行性能与大规模级联能力；二是完善针对RISC-V内存一致性、向量扩展与AI加速的验证工具；三是构建更完整的硅前系统验证环境，让软件团队提前开展操作系统与应用测试；四是基于FPGA形成可运行的参考方案，降低下游客户采用RISC-V的门槛。“合见工软的定位，不只是提供验证工具，而是为RISC-V从芯片设计、系统验证、软件成熟到生态拓展提供关键的验证与开发支撑。”

“RISC-V给国产EDA带来巨大的创新试验场，而完备的本土EDA工具链，也是RISC-V真正实现大规模安全商用不可或缺的底座。只有产业链各方协同，把架构红利转化为稳定可落地的产品能力， 整个生态才能走得更远。”吴晓忠说。