作为SEMICON China 2026的前章，本届异构集成（先进封装）国际会议以 “AI 算力与 CPO” 为主题，汇聚全球产业领袖和行业专家，聚焦 AI 算力爆发与带宽升级核心需求，深度解析2.5D/3D 异构集成、CPO 硅光、HBM、Chiplet与 UCIe等关键技术，深度解析从需求痛点到技术方案的必然路径。
SEMI中国总裁冯莉向到场的行业专家及与会嘉宾问好。她指出，当下AI 算力每3.5个月翻倍、HPC数据中心带宽需求随之突破100Tbps，传统封装技术已难以承载下一代产业需求，这使得异构集成（HI）成为必然选择。2026 年全球先进封装市场将超 700 亿美元，其增长本质是技术对需求的精准响应。
大会上午场由芯和半导体科技（上海）股份有限公司创始人&董事长凌峰先生主持。
主旨演讲：异质异构集成赋能 AI 创新
宏茂微电子首席技术专家郭一凡介绍了《2.5D异构集成先进封装解决方案及发展趋势》，认为AI需求不是泡沫，投资规模持续增长，投资回报正在发生，但AI营收提升如今仍受限于互联带宽（BW）瓶颈，Chiplet+高密度互联异构集成已成为提升AI算力的最佳途径。随后详解了2.5D封装中CoWoS-R、CoWoS-S、CoWoS-L片间互联技术的优劣势，相较FC封装可大幅提高带宽，但也大幅增加了封装成本。Chiplet先进封装技术中，随着Scale-up w/CPO超节点架构应用，系统集成度不断提升，中介层尺寸不断增大，晶圆（Wafer）中介层面积利用率急剧恶化，板级（Panel）制程势在必行，并强调高密度板级封装是未来高算力异构集成的有效解决方案。
日月光半导体研发中心副总经理张欣晴的演讲主题为《透过先进封装和能源效率提升人工智慧效能》，指出从芯片到系统，封装的角色正从单纯的芯片互连向系统优化演进。随着算力需求2-7倍增长，内存带宽与容量、封装面积、功耗等指标同步攀升。日月光FOCoS系列方案通过RDL中介层或嵌入式桥接，实现芯片与HBM的高密度集成，支持更高堆叠层数与更细线宽线距。面向更大规模生产，面板级封装相较晶圆级可提升1.5至8.1倍的产出效率。以CPO为代表的光电协同成为下一代AI基础设施的关键。系统供电架构正从横向传输（Scale-out）向垂直供电（Scale-up）演进，以应对GPU电流突破1500A甚至3000A的挑战，电源管理模块的嵌入式集成成为重要方向。
新加坡AMF首席技术官卢国强发表了《硅光子学和CPO的现状——产业展望与未来发展方向》主题演讲，从系统层面剖析了光互连在AI数据中心中的部署路径。他指出，光互连正从传统的Scale-out网络向Scale-up网络渗透，铜互连在机柜内逐步被共封装光学取代，而晶圆级硅光子技术则成为芯片级互连的探索方向。他表示，CPO是光通信的终极解决方案，XPO/NPO等只是过渡方案。在产业生态方面，CPO量产的瓶颈不只是“器件是否做得出来”，更深层的问题是“不同厂商的光引擎能否互插互换”，业界成立的三大光互连标准联盟：OCI MSA、Open CPX MSA、XPO MSA，把CPO竞争从器件层拉升到了系统层。
武汉新芯集成电路股份有限公司代工业务处市场总监郭晓超的在题为《混合键合重塑AI算力边界》的演讲中指出，先进封装市场特别是2.5D/3D领域正快速扩张，行业主流方案已从CoWoS-S向CoWoS-L、SoW及3.5D XDSiP演进，集成规模不断扩大，混合键合是实现高密度互连的关键。随后重点分享了晶圆级混合键合面临的工艺挑战包括散热路径复杂、散热通道微缩、复杂材料也带来了应力分析方面的挑战。三维集成技术的设计流程将从标准化向客制化转变，设计仿真需覆盖跨尺度、多物理场耦合。最后她强调，异质集成混合键合是提升算力的核心技术，不仅需要晶圆厂的工艺突破，更是需要设计方法论、材料、设备共同合作的团体赛。
阿里云计算有限公司首席云服务器架构师、资深总监陈健以《从UCIe到UALink：连接AI基础设施的未来》为题，系统梳理了开放互连协议在AI基础设施中的演进路径。他指出，Chiplet设计已成为主流，UCIe标准打破了自研互连接口的壁垒。UCIe 3.0新增Firmware Download、Priority Sideband Packet机制，以及统一开漏引脚实现的Fast Throttle（快速限流）与Emergency Shutdown（紧急关断）功能。在节点架构层面，CXL通过内存语义扩展内存容量，应对AI推理中KV Cache远超HBM容量的痛点。面向更大规模集群，UALink作为开放Scale-Up互连协议，支持最高1024节点、亚微秒级RTT延迟，复用224G SerDes。最后指出，光学互连正处于规模扩展网络的拐点，Super Node的密度最终取决于供电、散热与互连的系统级协同。
安靠科技大中华区市场及销售资深业务总监周妙文的演讲主题为《先进封装和Chiplets》，AI与HPC正驱动半导体市场高速增长，异构集成成为从SoC向Chiplet架构演进的关键路径。她系统梳理了三种主流封装方案：Flip Chip MCM适用于大尺寸计算芯片；2.5D with Interposer通过硅中介层实现GPU与HBM高密度集成；3DIC则通过混合键合进一步缩短互连距离，以AMD 3D V-Cache为代表。为应对AI的爆发性需求，随着逻辑芯片面积向4倍光罩尺寸演进，HBM堆叠数量、中介层与封装体尺寸同步放大，对基板材料与热管理提出更高要求。最后她表示，我们正站在超互联的时代拐点，没有先进封装的突破，就没有AI算力的爆发，更谈不上AI无处不在的愿景。
专题演讲1：CPO和硅光
大会下午场的第一部分专题演讲主题为CPO和硅光，由紫光展锐封装设计工程部部长姚力主持。
新加坡微电子研究院总监Dr. Patrick Poa的演讲主题为《共封装光学器件与硅光子学：人工智能和高性能计算的新骨干》，随着AI模型规模扩张，互连带宽已成为系统瓶颈——过去三十年间计算性能提升6万倍，而互连带宽仅增长30倍。共封装光学（CPO）通过将光引擎紧邻交换芯片放置，将电气传输距离缩短至10毫米以内，显著降低功耗。随后介绍了CPO性能提升的四大支柱：数据速率向超过400G/lane演进；互连从微凸点向混合键合演进；光中介层向更高密度的TDV/TSV方案演进；光耦合方案在边缘耦合与垂直耦合间权衡。在材料与工艺层面，硅光子正逼近200G/lane极限，需引入InP、Ge、SiN、TFLN等异质材料。TFLN调制器与SiN波导的集成，将支持从1.6Tb/s到25.6Tb/s的CPO路线图演进。
IDTechEx首席研究顾问何晓溪题为《为何是现在的 CPO：硅光如何成为下一代 AI 基础设施的带宽引擎》的主旨报告，全面概述了硅光子与光子集成电路（PIC）的技术演进，剖析在带宽需求激增背景下“为何是现在”的产业逻辑。在技术路径对比中，硅光相较于InP方案具备更高的制造规模与可靠性，通过异质键合将激光器与调制器分离，有效降低热串扰风险，薄膜铌酸锂(TFLN)调制器方案已实现110GHz带宽，打破了“硅光太慢”的传统认知。何晓溪认为，CPO是异构集成在光电领域的典型应用，2D与3D集成方案正逐步成熟，将成为下一代AI集群突破带宽瓶颈的核心技术。
泛林集团特色工艺及战略营销副总裁David Haynes发表了《通过先进制造解决方案赋能硅光子技术》的主题演讲，他指出AI硬件需求正推动数据中心从电互连向光互连演进，硅光子作为关键使能技术的重要性日益凸显。在技术路径上，光互连正从可插拔模块向板载光学、NPO、CPO乃至Optical I/O逐步演进。随后从氮化硅波导、高速调制器（薄膜铌酸锂、钛酸钡等新型功能材料的引进）、光纤耦合等角度解析了硅光子器件对工艺提出的全新要求，多层异质集成则需突破键合、减薄、通孔等工艺难关。最后还重点介绍了CPO混合键合和晶圆级封装技术。
通快中国区总裁杨刚介绍了《在先进封装解决方案中实现精准与高效的关键要素》，他提出人工智能的未来不仅在于芯片本身，更在于架构的创新。一块芯片的制造有超过两千多项工艺步骤，工艺技术的可持续性与稳定性也是规模量产的核心考量。激光技术与等离子体技术的协同创新，正为下一代3D芯片架构提供关键制造能力支撑。在先进封装领域，玻璃基板正成为替代有机基板的重要方向，如何在高精度前提下实现高效切割与通孔成形也成为了新挑战，杨刚介绍了面向TGV/TSV有效的脉冲激光解决方案。
专题演讲2：HBM与AI算力封装
第二部分专题演讲主题为HBM与AI算力封装，由阿里巴巴平头哥高级副总裁符会利主持。
厦门大学特聘教授，厦门云天半导体科技有限公司董事长于大全的演讲主题为《面向算力芯片封装的玻璃基板技术进展与挑战》，预计2027年算力芯片封装尺寸将超过100×100mm²，传统有机基板面临翘曲、布线密度与良率方面的瓶颈，玻璃基板凭借高密度互连、超低介质损耗、机械稳定性、信号完整性及光电共封能力，成为下一代高性能芯片封装的关键技术，目前仍处于产业化前期，面临供应链配套与良率提升的挑战。玻璃通孔（TGV）作为核心工艺，高深宽比TGV黏附层及种子层制备、电镀填充技术是亟待解决的关键挑战，随后还分析了TGV孔内镀铜厚度和TGV孔内层压PI对可靠性的影响。最后分享了目前业内玻璃基板的研究进展。
ERS electronic GmbH首席执行官Laurent Giai-Miniet的演讲主题为《最大化良率与性能：面向AI与HPC芯片的晶圆针测与先进封装解决方案》，简要介绍了ERS在晶圆针测与先进封装领域的技术布局。在先进封装领域，从晶圆级向面板级过渡已成为提升产能效率的重要方向，但面板尺寸放大带来的翘曲问题尤为突出，需通过精准的温控与机械校正手段加以解决。在晶圆针测环节，AI与HPC芯片的功耗持续攀升，单芯片测试功耗增加，对测试环节的温度均匀性、散热能力以及温区覆盖范围提出了更高要求，液冷等高效散热手段正成为行业标配。
TechSearch International, Inc.创始人兼总裁Jan Vardaman在《下一代 AI 封装的挑战》主题演讲中表示，AI封装虽单位数量小但单体价值高，将持续推动行业先进封装收入增长。在接下来的十年中，必须将能效提升视为最重要的挑战。她重点介绍了3D混合键合技术进展，指出混合键合对特殊切割技术、良率控制、工艺洁净度、无返修能力及热管理设计提出极高要求，随后讨论了CPO在功率效率上的优势，以及供应链环节的潜在机遇。Jan Vardaman认为，目前AI封装所面临的挑战包括开发高I/O功耗效率解决方案、针对大尺寸基板需创新封装方案及材料组合以应对翘曲问题、研发新型热管理解决方案及材料，以及需缓解材料短缺问题。
北京北方华创微电子装备有限公司POP事业单元总经理耿波发表了《先进封装设备赋能异构集成新生态》主题演讲，AI时代下的芯片发展路线正从单芯片性能突破走向多芯协同集成的灵活搭配，混合键合技术是高密度三维集成的关键手段，混合键合设备市场增速迅猛，但也面临对准精度、洁净环境、翘曲包容等挑战。随后介绍了混合键合的应用现状与工艺整合的重要性，强调不同应用场景对界面材料的选择存在差异，SiO₂、PI、SiCN等介电材料与铜的组合各有优劣，表面形貌、颗粒控制与晶圆翘曲直接影响键合良率。最后他强调，三维集成依赖于产业界的通力合作。
TEL全球销售事业部高级总监松村贤人的演讲主题为《技术融合赋能AI时代》，AI应用从云端向边缘、自动驾驶、AR/VR等领域持续扩展，对芯片性能与集成度提出了更高要求。单纯依赖前道制程微缩已难以满足AI算力需求，异构集成正成为提升系统性能的关键。他分析了逻辑芯片与存储器的技术路线图：逻辑制程正向2nm及以下演进，采用GAA架构；DRAM则向3D堆叠发展。三维集成面临的最大挑战在于3D界面的良率控制，在封装层面键合间距正加速缩小。随着封装复杂度提升，前道与后道工艺的融合愈发紧密，设备厂商需提供从晶圆制造到先进封装的全流程解决方案，以支撑AI技术的持续创新。
EV Group(EVG)业务拓展经理Dr. Ksenija Varga介绍了《晶圆键合和先进载体的解决方案助力下一代人工智能(AI)设备实现全新集成流程》，首先介绍了混合键合技术的演进路线，作为互连间距缩小的核心技术，其间距已从微米级向亚微米级演进，IMEC路线图显示未来将突破100nm以下，这对对准精度、洁净度与工艺稳定性提出极高要求。针对载体技术介绍了无机释放层方案，通过红外激光实现载体与器件层的精准分离，具备耐高温、无有机残留、载体可重复使用等优势，为超薄晶圆的堆叠提供了可行路径。在裸片堆叠场景中，无机填充方案可替代传统有机填充材料，满足前端工艺对洁净度的严苛要求。此外，数字化光刻与键合系统的引入，可突破传统检测的瓶颈，在刻蚀与光罩尺寸方面获得更高设计自由度。
Comet市场营销与产品战略副总裁Isabella Drolz以《X射线硬件与AI软件融合：重构HBM封装三维检测》为题，首先指出对先进封装而言，零缺陷已成为行业刚需，X射线检测与AI算法的深度融合，正推动半导体检测从离线故障分析向在线过程控制演进。以TSV为例，直径10微米、深宽比10:1的通孔中，2微米级空洞的识别已可自动完成。在芯片级封装中，3D bump metrology可精确测量焊球偏移、桥接、枕头效应等缺陷，为工艺调整提供量化依据。X射线检测正从单一的失效分析工具，演变为贯穿工艺开发与量产监控的全流程赋能平台，这对于HBM等复杂多层堆叠封装尤为重要。
通过本届异构集成（先进封装）国际会议不难看到，唯有持续深化产业链协同、加速标准化进程，方能将异构集成的潜力转化为AI算力跃迁的坚实底座，开启后摩尔时代新篇章。