在目前COWAS封装和HBM5受限较多的情况下，通过Chiplet方式做分离，会更有利于国内的芯片公司进行生产和流片。

在AI 时代，AI计算芯片面临着三大核心瓶颈，分别是内存容量、互联带宽和算力性能，基于UCIe标准的Chiplet技术成为了破解当下这些难题的关键。随着Chiplet技术和UCIe标准的兴起，高性能计算（HPC）芯片的设计和制造正经历重大变革。接口IP和IO Die等方面的技术优势在推动Chiplet发展上发挥了重要的作用。

奎芯科技联合创始人兼副总裁唐睿近日在ICCAD-Expo 2024接受采访时表示，借助UCIe技术，Die与Die之间能够建立起高效的连接，不仅实现了HBM颗粒与主芯片的解耦、LPDDR带宽的扩展，还确保了Serdes模块或Optical Chiplet模块的无缝集成。这一突破性技术为系统设计带来了灵活性与可扩展性，进而推动AI芯片在多样化的应用场景下实现性能上的飞跃。

唐睿谈到，在目前COWAS封装和HBM5受限较多的情况下，通过Chiplet方式做分离，会更有利于国内的芯片公司进行生产和流片，且在产业链安全层面对国内客户也非常有价值，技术层面的价值体现则在于可降低COWAS的成本。

其次，通过UCIe与普通封装实现IO Die和主芯片分离，这样不限于主芯片边界上的HBM5的尺寸限制，可以连接更多的IO Die+HBM的颗粒。同时奎芯科技可提供对应地连接LPDDR的方案，“通过主芯片把UCIe接出去，再通过UCIe的LPDDR的接口的转换，以这块小芯片来连接更多的LPDDR的颗粒。这样的好处在于给芯片提供了一定的灵活性，实现高性能推演。”

今年，奎芯科技ML100 IO Die产品完成了两个商业闭环的落地，该产品目前主要解决从UCIe到HBM的连接，UCIe IP的带宽正好匹配上HBM3 IP的带宽，这样在性能上正好是比较完美的匹配，也大大减低了封装的成本。

ML100 IO Die产品作为一款高带宽内存解决方案，集成了高效Die-to-Die互连IP及支持UCIe 1.1协议，凭借HBM3内存子系统的高速接口，最大带宽819.2GB/s，支持6400 Mbps的传输速率，遵循标准HBM3 JESD238协议，满足了人工智能应用对高带宽和低功耗的严格需求，可实现数据的高速传输与芯片间的超低延迟互连，极大提升AI模型训练和推理的效率，为AI技术的发展注入了新的活力。

谈到国产化话题，唐睿表示，国产化要做到全产业链端到端任重道远。他认为，首先是要找到自身产品的定位，一定要在变局中带来价值。唐睿看到了Chiplet的变局，一方面，这一块国外企业相对没有走得那么靠前，另一方面，推动摩尔定律向前发展，以及受限先进制程资源的情况下，必须要依靠Chiplet实现算力突破、功能叠加、异构集成等等创新。“这其实就给国内公司带来了变局的机会，这里面就有真正意义上可以做到别人做不到的事情，而不是简单的替换。从这个角度来说，这方面如果我们走出自己一条路的话，那实现国产化率更高，因为对大家来说都是变，那就会优先考虑国内的解决方案。”

距离UCIe标准推出已经过去了两三年，实际上从目前的发展情况来看尚未达到此前的预期，因为不同IP公司之间的互联互通还是很难做到，这既是机会也是挑战。不过放眼整个半导体行业，已经迎来了AI的复苏，其他细分行业的库存还是较高，预计明年会跟进复苏，国内的大环境会有进一步提升。